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题名/责任者:

综合与时序分析的设计约束:Synopsys设计约束(SDC)实用指南/(美) 斯里达尔·甘加达兰, (印) 桑杰·丘里瓦拉著 韩德强, 张丽艳, 王宗侠等译

出版发行项:

北京:机械工业出版社,2018

ISBN及定价:

978-7-111-58894-8/CNY59.00

载体形态项:

XV, 174页:图;24cm

统一题名:

Constraining designs for synthesis and timing analysis

其它题名:

Synopsys设计约束(SDC)实用指南

丛编项:

电子与嵌入式系统设计译丛

个人责任者:

甘加达兰 (Gangadharan, Sridhar) 著

个人责任者:

丘里瓦拉 (Churiwala, Sanjay) 著

个人次要责任者:

韩德强 译

个人次要责任者:

张丽艳 译

个人次要责任者:

王宗侠 译

学科主题:

集成电路-电路设计-指南

中图法分类号:

TN402-62

一般附注:

华章科技

出版发行附注:

由Springer Science+Business Media授权

书目附注:

有书目

提要文摘附注:

本书为集成电路时序约束设计的指南，指导读者通过指定的时序要求，充分发挥IC设计的性能。本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。本书首先详细讲解时序要求的概念，然后详细解释如何将其应用于设计流程中的特定阶段，后通过实践介绍在Synopsys约束设计下（SDC）业界领先约束的格式。

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