机读格式显示(MARC)

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• 010 __ |a 978-7-121-04767-1

• 010 __ |a 978-7-89485-356-1 |d 附书

• 100 __ |a 20080314d2007 em y0chiy50 ea

• 101 0_ |a eng

• 102 __ |a CN |b 110000

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• 200 1_ |a Verilog数字系统设计 |A Verilog shu zi xi tong she ji |e RTL综合、测试平台与验证 |d = Verilog digital system design |e register transfer level synthesis, testbench, and verification |z eng

• 210 __ |a 北京 |c 电子工业出版社 |d 2007

• 215 __ |a 1计算机光盘(CD-ROM) |d 12cm

• 230 __ |a 计算机数据

• 300 __ |a 同名图书所附光盘

• 304 __ |a 正题名取自光盘表面

• 314 __ |a 责任者取自同名图书

• 500 10 |a Verilog digital system design : register transfer level synthesis, testbench, and verification |m Chinese

• 517 1_ |a RTL综合测试平台与验证 |A RTL zong he ce shi ping tai yu yan zheng

• 606 0_ |a 数字系统 |A shu zi xi tong |x 系统设计

• 606 0_ |a 硬件描述语言 |A ying jian miao shu yu yan |x 程序设计

• 690 __ |a TP312 |v 4

• 701 _1 |a 纳瓦毕, |A na wa bi |g (Navabi, Zainalabedin) |4 著

• 702 _0 |a 李广军 |A li guang jun |4 译

• 801 _0 |a CN |b SCNU |c 20080320

• 905 __ |a SCNU |f Y/TP312/8090

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