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• 000 01611nam 2200385 450

• 001 0000381010

• 005 20120114094930.0

• 010 __ |a 978-7-5606-2652-9 |d CNY30.00

• 099 __ |a CAL 012011450928

• 100 __ |a 20111125d2011 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 610000

• 105 __ |a ak a 000yy

• 106 __ |a r

• 200 1_ |a Verilog HDL数字集成电路设计原理与应用 |A Verilog HDL shu zi ji cheng dian lu she ji yuan li yu ying yong |f 蔡觉平, 何小川, 李逍楠编著

• 210 __ |a 西安 |c 西安电子科技大学出版社 |d 2011

• 215 __ |a 277页 |c 图 |d 26cm

• 225 2_ |a 高等学校电子信息类专业“十二五”规划教材 |A gao deng xue xiao dian zi xin xi lei zhuan ye“ shi er wu” gui hua jiao cai

• 320 __ |a 有书目 (第277页)

• 330 __ |a 本书系统地对Verilog HDL语法和程序设计进行了介绍, 明确了数字可综合逻辑设计和测试仿真程序设计在Verilog HDL语言中的不同, 通过对典型的组合逻辑电路、时序逻辑电路和测试程序的设计举例, 较为完整地说明了Verilog HDL语言在数字集成电路中的使用方法。

• 410 _0 |1 2001 |a 高等学校电子信息类专业“十二五”规划教材

• 606 0_ |a 数字集成电路 |A shu zi ji cheng dian lu |x 电路设计 |x 高等学校 |j 教材

• 606 0_ |a VHDL语言 |A VHDL yu yan |x 程序设计 |x 高等学校 |j 教材

• 690 __ |a TN431.202 |v 4

• 690 __ |a TP312 |v 4

• 701 _0 |a 蔡觉平 |A cai jue ping |4 编著

• 701 _0 |a 何小川 |A he xiao chuan |4 编著

• 701 _0 |a 李逍楠 |A li xiao nan |4 编著

• 801 _0 |a CN |b SHNU |c 20111214

• 801 _2 |a CN |b SCNU |c 20120114

• 905 __ |a SCNU |f TN431.202/4491

• 999 __ |M anning |m 20120114 09:49:30 |G anning |g 20120114 12:48:57

• 000 0000466805

• 991 __ |a 012012001712

• 907 __ |a SCNU |f TN431.202/4491