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- 010 __ |a 978-7-03-078383-7 |d CNY78.00
- 100 __ |a 20240514d2024 em y0chiy50 ea
- 200 1_ |a SystemVerilog硬件设计 |e RTL设计和验证 |f (印)瓦伊巴夫·塔拉特著 |g 孙健,魏东译
- 210 __ |a 北京 |c 科学出版社 |d 2024.04
- 215 __ |a 14,268页 |c 图 |d 26cm
- 330 __ |a 本书共分15章,内容包括SystemVerilog中的常量和数据类型、SystemVerilog的硬件描述、SystemVerilog中的面向对象编程、SystemVerilog增强特性、SystemVerilog中的组合逻辑设计、SystemVerilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、SystemVerilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。
- 701 _0 |c (印) |a 塔拉特 |c (Taraate, Vaibbhav) |4 著
- 801 _0 |a CN |b 人天书店 |c 20240514