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• 200 1_ |a 基于Verilog HDL与Cadence的数字系统设计技术 |A ji yu verilog hdl yu cadence de shu zi xi tong she ji ji shu |f 解本巨编著

• 210 __ |a 北京 |c 清华大学出版社 |d 2013

• 215 __ |a 262页 |c 图 |d 26cm

• 320 __ |a 有书目

• 330 __ |a 本书主要目的是使读者克服学习硬件开发技术的困难， 使学习硬件技术像学习软件技术一样简单。本书的技术开发以逻辑代数的运算、定理和化简方法为理论指导，研究原理图设计方法，引入FPGA的开发软件Quartus Ⅱ 9.1，在其中利用Verilog HDL设计实现电路常用芯片的开发，可以在不必了解芯片内部工作原理的基础上，通过程序设计者的硬件行为描述获得芯片及引脚的相关信息。

• 606 0_ |a 数字系统 |A shu zi xi tong |x 系统设计

• 690 __ |a TP271 |v 5

• 701 _0 |a 解本巨 |A xie ben ju |4 编著

• 801 _0 |a CN |b TSU |c 20130517

• 905 __ |a SCNU |f TP271/2757

• 920 __ |a 242430 |z 1