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• 010 __ |a 978-7-111-58894-8 |d CNY59.00

• 099 __ |a CAL 012018013823

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• 101 1_ |a chi |c eng

• 102 __ |a CN |b 110000

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• 106 __ |a r

• 200 1_ |a 综合与时序分析的设计约束 |A zong he yu shi xu fen xi de she ji yue shu |e Synopsys设计约束(SDC)实用指南 |f (美) 斯里达尔·甘加达兰, (印) 桑杰·丘里瓦拉著 |d = Constraining designs for synthesis and timing analysis |f Sridhar Gangadharan, Sanjay Churiwala |g 韩德强, 张丽艳, 王宗侠等译 |z eng

• 210 __ |a 北京 |c 机械工业出版社 |d 2018

• 215 __ |a XV, 174页 |c 图 |d 24cm

• 225 2_ |a 电子与嵌入式系统设计译丛 |A dian zi yu qian ru shi xi tong she ji yi cong

• 300 __ |a 华章科技

• 306 __ |a 由Springer Science+Business Media授权

• 320 __ |a 有书目

• 330 __ |a 本书为集成电路时序约束设计的指南，指导读者通过指定的时序要求，充分发挥IC设计的性能。本书内容包括受时序约束的关键环节的设计流程、综合时序分析、静态时序分析和布局布线等。本书首先详细讲解时序要求的概念，然后详细解释如何将其应用于设计流程中的特定阶段，后通过实践介绍在Synopsys约束设计下（SDC）业界领先约束的格式。

• 410 _0 |1 2001 |a 电子与嵌入式系统设计译丛

• 500 10 |a Constraining designs for synthesis and timing analysis |m Chinese

• 517 1_ |a Synopsys设计约束(SDC)实用指南 |A Synopsys she ji yue shu (SDC) shi yong zhi nan

• 606 0_ |a 集成电路 |A ji cheng dian lu |x 电路设计 |j 指南

• 690 __ |a TN402-62 |v 5

• 701 _1 |a 甘加达兰 |A gan jia da lan |g (Gangadharan, Sridhar) |4 著

• 701 _1 |a 丘里瓦拉 |A qiu li wa la |g (Churiwala, Sanjay) |4 著

• 702 _0 |a 韩德强 |A han de qiang |4 译

• 702 _0 |a 张丽艳 |A zhang li yan |4 译

• 702 _0 |a 王宗侠 |A wang zong xia |4 译

• 801 _0 |a CN |b NMU |c 20180222

• 905 __ |a SCNU |f TN402-62/6090

• 920 __ |a 242430 |z 1